ASML e gigantes de semicondutores articulam nova geração de litografia para chips de data center
Por Victor Stern, Editor-Chefe, OQueVem.ai | 15 set. 2026
Resumo executivo
ASML avança com a litografia High-NA EUV para viabilizar chips sub-2nm destinados a data centers de IA. TSMC, Intel e Samsung disputam a adoção pioneira para garantir maior densidade de transistores, eficiência energética e liderança em aceleradores e CPUs de próxima geração.
O fato
ASML iniciou a transição comercial da plataforma Twinscan EXE, com abertura numérica de 0,55 contra 0,33 da geração EUV atual. A resolução sobe cerca de 1,7x, para 8 nm, permitindo imprimir estruturas críticas em exposição única onde antes eram necessárias 3 a 4 exposições com multi-patterning.
Intel recebeu a primeira unidade EXE:5000 em Oregon entre fim de 2023 e 2024. TSMC e Samsung validam a tecnologia para os nós A16, N2P e 2nm. Cada sistema custa entre 350 e 380 milhões de dólares, pesa cerca de 180 toneladas e exige nova infraestrutura fab e máscaras. A geração EXE:5200, com throughput superior a 200 wafers por hora, é o alvo para produção em volume entre 2026 e 2027.
O foco em data center é direto: NVIDIA, AMD, Intel e hyperscalers dependem de ganhos de performance por watt para sustentar clusters de treinamento e inferência.
Fonte original: IT Forum
3 impactos de negócio
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TCO de data center muda de patamar Chips em 2nm e A14/14A prometem redução de 25% a 35% no consumo por operação e aumento de 15% a 25% em densidade lógica. Para operadores de larga escala, isso reduz custo por token, consumo de energia e necessidade de expansão física. Decisão de refresh de frota de 2027 a 2029 deve considerar esse salto.
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Concentração de supply chain e pricing power Apenas ASML fornece EUV e High-NA EUV. Apenas TSMC, Intel Foundry e Samsung terão capacidade inicial. Isso eleva capex fab para acima de 25 bilhões de dólares, aumenta lead time de reserva de capacidade e dá poder de preço a quem dominar o ramp. Contratos de longo prazo para aceleradores e chiplets ficam mais estratégicos.
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Barreira competitiva em silício customizado Hyperscalers com ASICs próprios, como Google, Amazon e Microsoft, ganham vantagem se acessarem os primeiros lotes sub-2nm. Quem ficar em 5nm e 3nm terá desvantagem estrutural em eficiência. A corrida não é só de design, é de acesso garantido à litografia.
Análise estratégica
High-NA EUV não é evolução incremental. É mudança de economia de fabricação. Ao eliminar etapas de multi-patterning, reduz defeitos, ciclo de processo e variabilidade, mas exige investimento concentrado que poucos players suportam. O resultado é aprofundamento do oligopólio: ASML no equipamento, TSMC na foundry avançada, NVIDIA e poucos designers no topo da pilha de valor.
Para C-levels, o ponto central não é a física do transistor, é alocação de capital e risco geopolítico. Holanda, EUA e Japão mantêm controles de exportação que bloqueiam China em EUV desde 2019 e agora em High-NA. Qualquer escalada em Taiwan, Coreia do Sul ou cadeia de gases e máscaras afeta diretamente roadmap de IA.
Empresas compradoras de infraestrutura devem tratar capacidade sub-2nm como ativo escasso até 2028. Recomendação prática: mapear dependência de fornecedores em 3nm e abaixo, antecipar negociações de capacidade para 2027-2028, modelar TCO com premissa de ganho de 30% em eficiência energética e exigir de fornecedores roadmap claro de transição Low-NA para High-NA sem ruptura de compatibilidade de IP.
Quem controlar acesso a High-NA nos próximos 24 meses controla custo e performance da IA em data center na segunda metade da década.